Hardware Causal-Audit Trusted Compute Unit

SPL-G1 Second-Perspective Logic Engine · 可信计算单元

SPL-G1 是一枚面向安全场景的专用硬件因果审计可信计算单元 —— 它不是通用 CPU/GPU/NPU,而是一个在硬件层面提供可证明因果审计的原语。每次运算都产生一条可审计、可溯源的 P→Q 因果对;一旦违规,熔断即永久锁定。

trusted-compute-unit causal-audit PIM array FP16 · IEEE 754 splcc v0.1 Phase A complete
GitHub → Gitee 镜像 →
✦ About

什么是 SPL-G1

基于 2D PIM(存内计算)阵列与 RA-BUS 统一寻址总线,将三模计算能力(SCALAR / VECTOR / MATRIX)与硬件级因果约束校验、256 位身份锚定、不可逆 SBC 熔断机制结合于一体。

SPL-G1 是 硬件因果审计可信计算单元(TCU)。它以 4×4 PIM 存内计算网格为算力底座,配合顺序器、因果校验单元、身份锚定与熔断单元,为合规计算、安全关键审计与远程证明(attestation)场景提供嵌入式安全根。

✦ Positioning · 定位

它是什么,又不是什么

✅ 是❌ 不是
硬件因果审计可信计算单元(TCU)桌面级 CPU(运行 Linux / x86 应用)
具备全生命周期 P→Q 溯源的可验证计算原语拥有数千核心与 CUDA 生态的 GPU 显卡
三模 PIM 阵列(SCALAR / VECTOR / MATRIX),逐操作审计面向 LLM 推理的数据中心级 NPU 加速器
合规计算、安全关键审计、远程证明工作负载的嵌入式安全根任何主流微处理器的替代品
✦ Core Capabilities · 核心能力

六大核心里程碑

A1 · CONTROL FLOW

顺序器 v4Sequencer v4

参数化 256 条程序存储,支持 JMP / JZ / JNZ / CALL / RET / HALT 控制流指令与 8 级返回栈,带越界保护。

256-entry8-level stack
A2 · TRUE FP16

真 FP16IEEE 754 Half-Precision

符号 / 5 位指数 / 10 位尾数,支持次正规数、NaN、±Inf 与 roundTiesToEven;实现真正的 FP16 ADD / SUB / MUL / CMP / MAC 语义。

roundTiesToEvensubnormalNaN/±Inf
A3 · COMPILER

splcc 编译器 v0.1C-subset → Microcode

将受限 C 方言(int 变量、for / while / if-else、算术、比较)编译为 SPL-G1 微码 CONFIG 字,内置 --verify 解释器模式。

--verifymicrocode
A4 · DATA CHANNEL

RA-BUS 仲裁器 v14-Target Addressing Bus

4 目标地址译码总线(PIM / Audit / Identity / External),支持 READ / WRITE / EXECUTE / CONFIG 事务类型。

PIM / Audit / Identity / External
A5 · CAUSAL CONSTRAINT

因果约束 v2Constraint Verification

spl_cim_causal_unit v2 硬约束校验:constraint_bits == 64'hFF…FF 恒等判定 + 56 位 dep_mask 依赖校验与级联失败;桥接模式全部通过。

64-bit constraint56-bit dep_mask
A6 · SBC FUSE

SBC 熔断Irreversible Fuse

审计失败 → fuse_blown 锁存 → 输出强制归零;仅硬件复位可恢复(Materica #4)。

irreversibleonly HW reset
✦ Status · 进度

Phase A 已全部完成

TCU 核心能力闭环全部交付,并已通过 RTL 仿真验证 — 集成测试台 tb_G1_Integrated.sv(v3)以 0 错误通过整套 Phase-A 用例(Icarus Verilog)。

Phase-A 全量测试通过 · 0 errors
A1 控制流A2 真 FP16A3 splcc 编译器A4 数据通道A6 SBC 熔断
✦ Quick Start · 快速开始

一行命令跑起来

# 克隆(本仓库为 Gitee 镜像)
git clone https://gitee.com/nohn-ecosystem/SPL-G1-general-purpose-processor.git
cd SPL-G1

# 核心 EDA 工具链 —— 纯 Python ≥3.8,仅用标准库
make demo-causal

# EDA → RTL 流水线:因果设计 → PDK 映射 → Verilog 配置
python eda_cli.py --desc examples/causal_chain_demo.json \
  --pdk pdk/silicon_cim_v1.json --strategy min_delay \
  --output outputs/netlist.json --rtl --rtl-dir outputs/rtlgen/

# RTL 仿真(需 Icarus Verilog 12.0+)
make sim    # 编译并运行完整 Phase-A 套件,0 errors
make wave   # 用 GTKWave 打开波形

# 编译 C 子集程序并验证语义
python splcc.py tests/loop_sub.c --verify

EDA 工具链覆盖 parse → map → build → export → RTL 生成(eda_parser / eda_mapper / eda_exporter / eda_rtlgen / EDA_fixed)。PDK 含 silicon_cim_v1.json(28nm CIM)与 optical_mzi_photonics_v1.json(光子)。语言占比:SystemVerilog 53.1% · Python 43.4%。

✦ License & Authorization · 授权

双轨授权 · 非开源

个人非商业科研免费;政府 / 企业商用需付费商业授权。PCT 专利已申请。

对象授权方式
个人研究者免费用于非商业科研,不可用于任何商业用途
政府 / 企业须提前取得书面授权
申请渠道海外 / 全球:ai@nohnlins.com · 中国:lin@secondai.top